바카라 커뮤니티 [Nakabachi Ryoji 회장] (이하 "AIST")NanoElectronics Research Division[연구 부장 Kanamaru Masatake] Silicon Nanode 장치 그룹 인 Mizubayashi Wataru 및 연구 그룹 인 Masahara Akiue는 Nisshin Aeon Equipment Co, Ltd [사장 및 CEO Nagai Nobuo]와 협력 할 예정입니다14 nm 생성그리고 나중에FINFET소스/바카라 필승법개발 된 형성 기술
14 nm 세대의 핀 페트의 경우 가장 큰 과제는 저항성 소스를 형성하고 초박형 (10 nm 미만) 실리콘 핀 부분을 바카라 필승법하는 것이 었습니다 일반적으로 저항을 낮추는 것은 불순물입니다ION 이식에 의해 수행되지만, 핀 부분에서, 이식 동안 결정 결함이 형성되어 저항이 증가한다 이 결정 결함은 해결하기가 어렵 기 때문에 저항을 줄이기가 어렵습니다 이번에 개발 된 고온 이온 주입 기술은 결정 결함을 생성하지 않고 초기 핀 부분에 불순물 이온을 이식하여 저항을 감소시킬 수있게한다 핀 FET의 신뢰성도 크게 향상되었습니다 이번에 개발 된 기술은 14 nm 세대의 핀 페트에서 저항성 소스와 바카라 필승법구를 형성하는 문제를 해결했습니다
이 기술의 세부 사항은 2013 년 12 월 9 일부터 11 일까지 미국 워싱턴 DC에서 개최 될 예정입니다국제 전자 장치 회의 (IEDM)에서 발표됩니다
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실온 이온 이식 및 고온 이온 이식 및 열 처리 후 울트라 얇은 실리콘 층의 결정 상태
그림의 상자는 이산화 실리콘 (SIO2), as+ISSENIC ION, BF2+는 붕소 디 플루오 라이드 이온입니다 |
지금까지 실리콘 통합 회로는 가장 작은 구조 단위 인 트랜지스터 요소를 소형화하여 고성능과 통합을 달성했습니다 장치의 소형화로 인해 비용 감소가 발생함에 따라 고급 장치 개발을위한 치열한 경쟁이 계속됩니다 그러나 2017 년 이후 시장에 도입 될 예정인 14 nm 세대 및 이후 트랜지스터 기술에서 가장 큰 과제는 초박형 핀 부분의 소스와 바카라 필승법 저항의 기여가 분명해진다는 것입니다 저항의 증가로 인해 트랜지스터의 성능이 저하되면 저항이 낮은 소스/바카라 필승법를 형성하는 기술에 대한 수요가 강합니다
지금까지 AIST는 FIN FETS라는 새로운 구조적 트랜지스터를 연구하고 개발해 왔습니다 2003 년에 우리는 게이트를 독립적으로 제어 할 수있는 4 개의 말단 지느러미 FET를 개발했으며 이제 그것을 사용하여 전기 제어를하고 있습니다임계 값 전압 (vth)통제 될 수 있음을 입증했습니다 (Aisode Press 발표 2003 년 12 월 9 일) 2012 년 Vth의 변화를 줄이기 위해, 정상적인 다결정 금속의 게이트 전극 대신에 비정질 금속의 게이트 전극이 사용되었고, 변화가 크게 감소되었다 (Aisotech Press 발표 2012 년 12 월 12 일) 현재 우리는 FIN FETS의 성능을 더욱 향상시키기 위해 프로세스 기술에 대한 연구 개발을 계속하고 있습니다
그림 1은 핀 FET의 개략도를 보여줍니다 소스/바카라 필승법 저항이 크면 트랜지스터 작동 중에 전압 강하가 눈에 띄게되며 성능의 표시기 인 드레인 전류가 감소합니다 고성능 핀 페트를 실현하려면 저항성 소스 및 바카라 필승법를 형성하는 기술이 필요합니다 공급원 및 바카라 필승법구를 형성하는 전형적인 방법은 이온 임플란트에 불순물을 이식 한 다음 후속 열처리에 의해 이식 된 불순물을 활성화시키는 것입니다 그러나이 방법은 초대형 핀 부분의 소스 및 바카라 필승법에서 저항이 증가한다는 문제가 있습니다
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| 그림 1 핀 FET 및 소스/바카라 필승법 저항의 개략도 |
그림 2는 기존의 실온 이온 주입을 이번에 개발 한 고온 이온 이식과 비교하는 개략도를 보여줍니다 기존의 실온 이온 주입의 경우, 이온 이식 후 전체 핀 부분은비정형레벨 결정 층이 거의 없으므로 그 후에활성화 열처리에도 많은 결함이있는 결정도 결함이 있습니다polycrystalline가 발생하여 저항이 증가합니다 고온 이온 주입은 이온 이식 후에도 결정 층을 유지하는 방법입니다 고온 이온 이식은 핀 부분의 결정 층을 유지할 수있게하지만, 실온 이온 이식보다 더 많은 결함이 생성된다 기존의 평면 트랜지스터에서, 고온 이온 이식 후에 열처리가 수행 되더라도, 결정 회복을 수행 할 수 없거나 결함이 남아 트랜지스터의 성능이 저하된다 따라서, 고온 이온 주입은 평면 트랜지스터에서 사용되지 않았다 그러나, 핀 FET의 핀 필름 두께는 작기 때문에, 고온 이온 이식에 의해 생성 된 결함은 열처리에 의해 핀에서 제거 될 수 있으며, 잔류 결함의 문제를 해결할 수있다 그림과 같이 도 2, 핀 FET에서 고온 이온 주입의 경우, 열처리에 의해 결함을 제거 할 수 있고 결정은 결함이없는 것으로 회수 될 수 있으며, 저항성이 크게 감소 할 수있다 즉, 고온 이온 주입은 결함이없는 저 저항 소스 및 바카라 필승법를 생성 할 것으로 예상 될 수 있습니다
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| 그림 2 기존의 실온 이온 이식 및 고온 이온 주입을 사용한 핀 페트의 소스 및 바카라 필승법 형성의 개략도 |
12334_12566쌍둥이등이 형성됩니다 (그림 3) 이로 인해 소스와 바카라 필승법의 저항이 증가합니다
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| 그림 3 실온 이온 이식의 경우 활성화 전후에 실리콘 층의 결정질 상태 |
고온 이온 이식을 500 ℃의 이식 온도에서 수행 하였다 결정 층은 이온 이식 후에도 실리콘 층 전체에 걸쳐 유지되었다 (도 4) 이들은 결정 회복에 필요한 씨앗이기 때문에, 11nm의 매우 얇은 두께를 갖는 실리콘 층조차도 열처리에 의해 회수 될 수 있으며, 이는 결함이없는 결정 층을 초래한다 이로 인해 소스 및 바카라 필승법의 저항이 감소하므로, 고온 이온 주입에 의해 결함이없고 저항성 소스 및 바카라 필승법가 초현실적 인 핀 부분에 형성 될 수 있습니다
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| 그림 4 고온 이온 이식의 경우 활성화 전후에 실리콘 층의 결정질 상태 |
다음으로, FIN FET의 신뢰성에 대한 고온 이온 주입의 효과가 평가되었다 (도 5) 일정한 전압이 게이트에 적용될 때 임계 값 전압의 시간에 따른 변화에 기초하여 신뢰성을 평가 하였다 고온 이온 주입으로 인한 핀 FET의 임계 값 전압의 변화는 실온 이온 이식으로 인한 핀 FET의 변화보다 작았으며 신뢰성이 향상되는 것으로 밝혀졌다 즉, 고온 이온 주입에 의해 매우 신뢰할 수있는 핀 FET를 생산할 수 있습니다 이 결과는 고온 이온 주입이 14 nm 생성에서 지느러미 페트의 핀 부분의 공급원 및 바카라 필승법를 형성하는 유망한 기술임을 보여준다
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| 그림 5 실온 이온 이식 및 고온 이온 이식으로 인해 시간이 지남에 따라 핀 페트의 임계 값 전압의 변화 |
앞으로, 우리는 핀 FET 제조 공정을 최적화하고 대량 생산을위한 장비를 개발할 것이며, 대량 생산 된 핀 FET 제조 공정에 고온 이온 주입을 적용하는 것을 목표로 할 것입니다