2NM 생성을위한 새로운 바카라 사이트 트랜지스터 개발

National Research and Development Institute [Ishimura Kazuhiko, 의장] (이하 "바카라 사이트") 장치 기술 연구 부서 [Nakano Takashi] 고급 CMOS 기술 연구 그룹 Chang Wen Hsin Japan 팀 (바카라 사이트 및 Tohoku University) 및 National Institute의 National Institute, Lee-Jen, Lee-Jen, Lee-Jen, Lee-Jen, Lee-Jen 대만 반도체 연구소 (이하 "TSRI"라고 불리는)와 대만 팀 (National Jingta University, National Jingta University, National Chemistry University, National Zhongshan University, National Zhongshan University, Zhongshan University, National University of Zhongshan University, Fengjia University, Hitachi High-Tai Wortion의 교수국의 일본 태국인 연구원의 일본 태국어 연구원)2nm Generation필드 효과 트랜지스터 (FET)SI (실리콘) 및 GE (게르마늄)가 있다고합니다16 진수 채널 보완 필드 효과 트랜지스터 HCFET(이질적인 완전 필드 효과 트랜지스터)가 개발되었습니다

이번에는 SI 및 GE채널박막을 위아래로 쌓는 기술을 개발했습니다N- 타입 FET및 geP- 타입 FET를 연결하는 HCFET 바카라 사이트를 실현했습니다 가장 짧은 거리에서 통합 회로의 바카라 사이트를 3 차원으로 줄임으로써 통합 및 추가 속도의 상당한 개선을 달성 할 수있을 것으로 예상됩니다

이 기술의 세부 사항은 2020 년 IEEE International Electron Devices Meeting (IEDM 2020)에서 발표 될 예정이며, 12 월 12 일부터 16 일까지 온라인으로 개최됩니다 (2020 년 12 월에 발표)

휴대용 정보 장치 및 IT 장비의 폭발성 스프레드로 인해 전자 정보 장치의 성능 향상 및 전력 소비 감소에 대한 수요가 있습니다 그림 1은 정보 처리를 담당하는 FET (Field Effect Transistor) 바카라 사이트의 로드맵을 보여줍니다 평면 유형CMOS바카라 사이트는무어의 법률에 따라, 고성능 및 저전력 소비를 달성하기 위해 FET 소형화가 달성되었지만, 2D 소형화는 물리적 한계에 도달했으며 22 번째 세대의 3D FET 바카라 사이트에 큰 변화를 겪었습니다 Finfet은 핀과 같은게이트바카라 사이트가있는 FET이며 현재 실질적으로 사용되고 있습니다 이 고급 유형은 게이트가 채널의 위아래와 왼쪽과 오른쪽을 완전히 덮는 GAA (Gate All) 바카라 사이트입니다 미래에 더욱 진화 된 FET 바카라 사이트는 N- 타입 페트 및 P 형 FET가 상단 및 하단에 쌓이는 CFET 바카라 사이트라고합니다 이 바카라 사이트를 통해 기존 단일 FET 요소의 치수를 사용하여 CMO를 구성 할 수있어 면적과 속도가 크게 줄어 듭니다 한편, SI 이외의 채널 재료의 연구 개발도 진행 중입니다 ge는 siHall Mobility낮은 전압 작동이 가능하며 SI 프로세스와의 친화력이 높고, N- 타입 피트는 기존의 SI이며, P- 타입 FET은 FETS의 속도를 높이는 기술로 GE로 제작할 수있는 혼합 채널 통합 플랫폼으로 예상됩니다

바카라 사이트는 National Energy and Industrial Institute for Energy and Industrial Institute, "차세대 반도체 자료 및 프로세스 인프라 (MIRAI) 프로젝트 (2001-2010)의 Si-Type FET과 GE P-Type FETS를 결합한 CMOS 기술의 연구 및 개발을 시작했으며, 과학 연구 및 개발 프로그램 및 개발 프로그램을위한 일본 사회에서 설립되었습니다 (2009-2013), 현재 장치 기술 연구 부서 (무료 바카라 : 세계 최초의,2014 년 6 월 9 일,2017 년 6 월 5 일에 바카라 사이트 언론의 애니메이션) 한편, 대만의 TSRI는 2NM 세대에서 3D 채널을 실현하기위한 미세한 프로세스 기술의 개발을 강력히 홍보하고 있습니다 2018 년에 두 사람은 각각의 강점을 활용하는 국제 공동 연구 프로젝트를 시작했습니다

이 연구 및 개발은 일본 과학 기술 기관 (JST) 국제 과학 및 기술 협력 재단 개발 프로젝트 일본-타이 온 리서치 교환 "나노 전자 기술 기술에 기여한 AI 시스템 구성에 기여한다"(연구 리더 : 카나 야마 Toshihiko), 연구 주제 "3D HETERONOUS FANTIONS를위한 HCFETS" Zhang Wenqing, Li Yao-In)

Aito Research Institute와 TSRI는 일본-대만 국제 협력을 통해 SI/GE 이종 채널 통합 플랫폼을 구축했습니다 SI 및 GE와 같은 열 팽창 계수의 다른 계수를 갖는 라미네이팅의 경우, 열 응력의 영향을 피하기 위해 저온에서 라미네이션 공정이 바람직하다 우리는 섭씨 200도 미만으로 고품질의 SI 및 GE 층을 쌓는 저온 헤테로 층 본딩 기술 (LT-HBT)을 개발했습니다 (그림 2) 이번에 우리가 개발 한 기술로, 우선SOI호스트 웨이퍼및 GE 상단epitaxial GrowthI DID기증자 웨이퍼(a)를 준비하십시오 여기서 GE 층에는 Si 층과의 인터페이스 근처에 결함 층이 있으며, 표면 측에 고품질 층이 존재합니다 다음으로, 기증자 및 호스트 웨이퍼를위한 SIO₂단열 필름을 퇴적하고 표면을 활성화 한 후 (b), 필름은 200도 (c)의 저온에서 직접 결합된다 이어서, 공여자 웨이퍼의 Si 기질 (d);Box절연 필름과 Si 층은 차례가 나면 제거됩니다 (e) 마지막으로 Tohoku University에서 개발 된 낮은 손상으로 처리 할 수 ​​있습니다중립 빔 에칭, NBE로 균일하게 얇아 질 때 (f), Si/ge 이종 채널 라미네이트 바카라 사이트가 수득된다 (g) 저온에서 모든 라미네이션 및 에칭 프로세스를 수행함으로써, 우리는 SI 및 GE 층에 거의 손상이 거의없는 고품질 SI/GE 이종 채널 통합 플랫폼을 달성했습니다 또한이 기술을 사용하면 HCFET 제조 공정을 크게 단순화 할 수있을뿐만 아니라 추가 다층 바카라 사이트를 수용 할 수 있습니다

HCFET는이 SI/GE 이종 채널 스태킹 플랫폼에서 제작되었습니다 (그림 3) Si 및 GE 층은 동일한 채널 패턴으로 형성되었고, Si와 GE 층 사이의 절연 층을 에칭하여 나노 시트와 같은 적층 채널 바카라 사이트를 수득 하였다SEMGE와 SI 채널이 새의 시선에서 노출되어 있음을 알 수 있습니다 이 바카라 사이트에서High-K Gate 절연 필름/금속 게이트전체 채널을 커버하기 위해 증착되었고, GAA 바카라 사이트의 Si N- 타입 FET 및 GE P- 타입 FET가 상단 및 하단에서 적층 된 HCFET을 달성 하였다 (도 3 (B)) GE 층이 상단에 라미네이트되고 하단의 Si 층은 채널 너비가 약 50 nm 인 나노 시트와 같은 모양으로 라미네이트한다는 것을 알 수 있습니다TEM EDX 분석에서 SI/GE 비 유사 자재 채널은 High-K Gate Insulating Film (Al₂O₃)와 금속 게이트 (주석) (그림 3 (c))로 덮여 있음을 알 수 있습니다 또한, 단일 게이트와 함께 이러한 N 형 FET 및 P- 타입 페트를 동시에 작동시키는 데 성공했으며, LT-HBT를 사용한 이종 채널 스택은 2nm 생성 트랜지스터 기술로서 매우 효과적이라는 것이 밝혀졌습니다

이번에는 일본과 대만 간의 강력한 국제 협력 덕분에 2Nm 세대 3D 이종 채널 보완 전계 효과 트랜지스터 HCFET가 처음으로 개발되었습니다 이는 저전력 소비로 고속 정보 처리를 수행 할 수있는 대규모 통합 회로를 실현하기위한 새로운 단계입니다

지금, 일본-대만 국제 협력 연구 그룹은 매우 정확하고 이기종 채널 통합 플랫폼을 설립하고 대량 생산에 대한 지침을 제공함으로써 해외를 포함한 민간 기업으로 기술을 전송하는 것을 목표로합니다

◆ 2nm Generation

반도체 제조 공정의 기술 생성의 이름 소형화가 진행됨에 따라 기술 생성의 이름과 실제 미세 반도체 제조 치수의 차이가 시작되었으며, 여기서 2nm는 배선 폭 또는 최소 제조 치수와 같은 실제 크기를 언급하지 않습니다 현재 5nm 생성 공정 기술을 사용하여 대량 생산되며 (그림 1 참조) 3Nm, 2nm 및 1nm 세대에 계속 될 것입니다 CFET은 3/2nm 생성에서 트랜지스터 바카라 사이트 일 것으로 예상됩니다
소스https : //wwwimec-intcom/en/articles/imec-presents-comprementary-fet-cfet-scaling-contender-for-beyond-n3 [참조로 돌아 가기]

◆ 필드 효과 트랜지스터 (FET), 채널, 게이트

Transtors는 반도체의 전기 전도를 사용하여 전환 및 증폭을 수행하는 전자 요소입니다 게이트 전극은 사이에 개입 된 산화물 필름을 갖는 SI와 같은 반도체 기판에 형성되며, 공급원 및 배수 전극은 게이트 전극의 양쪽에 형성된다 소스는 입력 터미널에 해당하고 배수는 출력 단자에 해당하고 배수 전류는 게이트 전압에 의해 제어됩니다 또한 전자 또는 구멍 (전자 구멍, 구멍)이 이동하는 영역을 채널이라고합니다[참조로 돌아 가기]

◆ HCFET (이질적인 상보 적 필드 효과 트랜지스터)

상단과 하단에 쌓아서 가능한 가장 짧은 거리에서 SI 및 GE와 같은 다른 채널 재료를 결합하는 새로운 FET 바카라 사이트 3 차원 바카라 사이트적 감소와 GE의 도입으로 인해 2nm 생성 및 그 이상을위한 트랜지스터 기술로서의 관심을 끌었습니다[참조로 돌아 가기]

◆ N 형 FET, P-Type FET

트랜지스터에서는 전류를 운반하는 캐리어의 전자 또는 구멍 사이에 차이가 있으며, 전자 인 캐리어를 N- 타입 FET라고하며 구멍이있는 것을 P- 타입 FET라고합니다 N 및 P는 각각 음성 및 양수를 약화시킨다 일반적으로, N- 타입 FET는 양의 게이트 전압에 대해 켜지고, P- 타입 FET는 음의 게이트 전압에 대해 켜집니다[참조로 돌아 가기]

◆ CMOS

상보적인 금속 산화물-비도체에 대한 약어 일련의 N 형 페트 및 P 형 페트, ON/OFF 작업을 역전시킨 트랜지스터 인 요소 전력 소비가 적은 통합 회로의 신호 처리를 수행하기위한 가장 기본적인 장치입니다[참조로 돌아 가기]

◆ Moore 's Law

규칙은 반도체의 통합 밀도가 1 년 반에서 2 년 안에 두 배가된다는 것입니다 소형화로 인해 더 작고 성능이 높아졌으며 반도체의 제조 비용도 감소했습니다 세계 최대의 반도체 제조업체 인 Intel의 창립자 중 한 명인 Gordon Moore 박사는 1965 년에 엄지실로 이것을 제안했기 때문입니다[참조로 돌아 가기]

◆ Hall Mobility

전기장이 반도체에 적용되면, 음으로 하전 된 전자 또는 양으로 하전 된 구멍이 움직이고 흐름이 흐릅니다 여기서, 전기장이 적용될 때 반도체에서 전자 및 구멍의 이동의 용이성을 나타내는 값을 이동성이라고한다 반도체 장치의 성능의 지표로 사용됩니다 이동성이 높을수록 전기 저항이 낮아지고 필요한 전류 값은 더 낮은 전압에서 얻을 수 있습니다[참조로 돌아 가기]

◆ Soi, Box

SOI (실리콘의 실리콘) 기판은 실리콘 단결정 층이 박스 층 (매장 된 산화물), 매장 된 산화물 층에 형성되는 바카라 사이트를 갖는 실리콘 기판이며, 고성산 통합 회로, 저급 통합 회로 및 전력 장치 및 전력 장치 및 전력 장치를 포함하여 광범위한 필드에 사용됩니다[참조로 돌아 가기]

◆ 호스트 웨이퍼, 기증자 웨이퍼

웨이퍼를 함께 결합 할 때,지지 기판이 호스트 웨이퍼이고,지지 된 기판이 제거되는 웨이퍼는 공여체 웨이퍼가된다[참조로 돌아 가기]

◆ 에피 택셜 성장

에피 택셜 성장은 결정 기판에서 박막 결정을 재배하는 방법 중 하나입니다 결정은 기초 결정으로부터 지속적으로 성장하여 주기성을 유지합니다[참조로 돌아 가기]

◆ 중성 빔 에칭 (NBE)

중성 입자 빔을 사용하여 초고 정밀도 및 낮은 손상 처리를 제공하는 에칭 방법 (Tohoku University의 Seiji Samukawa 교수가 개발) 정상적인 혈장 에칭에서, 에칭은 고속 하전 입자와의 반응에 의해 수행되므로 충돌 중에 발생하는 손상 외에도 자외선 조사로 인한 충전 축적 및 손상은 불가피합니다 따라서, 전기 중성 입자를 사용한 에칭은 손상을 일으키지 않는 에칭 방법으로주의를 끌었다[참조로 돌아 가기]

◆ SEM

주사 전자 현미경 (SEM) 진공으로 고정 된 샘플은 집중된 전자 빔으로 스캔하는 동안 조사된다 이때, 방출 된 2 차 전자 및 후방 산란 전자는 스캐닝 신호와 동기화하여 샘플의 이미지를 얻는다[참조로 돌아 가기]

◆ High-K Gate 절연 필름/금속 게이트

High-K Film은 전통적인 sio₂보다 유전 상수가 더 높습니다 트랜지스터의 게이트 부분에 사용되며, 이는 트랜지스터의 성능과 특성을 유지하면서 절연 필름을 더 두껍게 형성하여 누출 전류를 감소시킵니다 금속 게이트는 기존의 SI 기반 게이트 재료보다 저항이 낮으며 고속 작동이 가능합니다[참조로 돌아 가기]

◆ TEM EDX 분석

그것은 가속화 된 전자 빔으로 얇은 샘플을 조사하고 투과 전자 빔의 이미지를 형성하는 얇은 샘플과 샘플 표면으로부터 방출되는 X 선을 동시에 감지하는 에너지 분산 X- 선 분광학 (EDX)을 형성하는 투과 전자 현미경 (TEM)을 의미합니다[참조로 돌아 가기]