바카라 커뮤니티 (Nomaguchi Ari 회장) (이하 "AIST")NanoElectronics Research Division[연구 부장 Kanamaru Masatake] 실리콘 나노 노드 장치 그룹 최고 연구원 Matsukawa Takashi와 Masahara Akiue 연구 그룹 책임자는 다음과 같습니다특성 변형세계에서 가장 작습니다14 nm Generation3D 트랜지스터 (FINFET)가 생성되었습니다 (그림 1의 왼쪽)
핀 페트의 특성의 변화의 주요 원인은 바카라 필승법 게이트 전극 재료의 물리적 특성의 변화입니다 이번에는 물리적 특성에 거의 차이가 없습니다비정형의 바카라 필승법 게이트 전극 재료를 개발했습니다 그리고 세계에서 가장 작은 특성을 가진 프로토 타입 지느러미 FET를 생산했습니다 14 nm 세대 이후sram (정적 랜덤 액세스 메모리)와 같은 통합 회로의 가장 큰 과제 요소의 특성의 변화와 수율 감소로 인해 성능 향상을 방해하고 있지만이 문제는이 시간의 결과에 의해 해결 될 것으로 예상됩니다
이 기술에 대한 자세한 내용은 2012 년 12 월 10 일부터 12 일까지 미국 샌프란시스코에서 개최 될 International Conference 2012를 참조하십시오국제 전자 장치 회의(IEDM 2012)에서 발표됩니다
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| 그림 1 프로토 타입 저 변화 핀 FET (왼쪽) 및 과거 보고서의 특성 변화 강도 (오른쪽)의 예제 |
지금까지 실리콘 통합 회로는 트랜지스터의 가장 작은 구조 단위를 소형화하여 고성능과 통합을 달성했습니다 트랜지스터의 소형화는 또한 비용 절감으로 이어지기 때문에 미세 트랜지스터 개발을위한 치열한 경쟁이 계속되고 있습니다 그러나 2017 년 이후에 시장에 출시 될 것으로 예상되는 14 개의 NM 생성 트랜지스터 기술로 인해 트랜지스터 요소 간의 특성 변화 문제는 작은 크기로 인해 두드러지게 될 것이며 제품 성능의 개선을 방해하고 수율을 크게 줄일 것이라는 우려가 있습니다 특히,시스템 LSI| 마이크로 프로세서의 50% 이상을 차지하는 SRAM은 자주 사용되며 가장 작은 치수를 가진 많은 트랜지스터를 사용하기 때문에 특성의 변화에 취약합니다 따라서 특성의 변화가 거의없는 미세한 트랜지스터의 개발에 대한 강한 수요가 있습니다
바카라 필승법는 3 차원 구조를 가진 핀 FET라는 새로운 구조적 트랜지스터에 대한 연구를 촉진하고 있습니다 이전의 연구에서, 우리는 전기 제어 요소 특성에 터미널이 추가 된 4 개의 말단 지느러미 FET를 제안했으며 2003 년에는 작동을 성공적으로 확인했습니다 2008 년에 Fin Fets의 특성 변화의 새로운 요소가 제안되었으며 물리적 특성을 줄일 수있는 트랜지스터 제조를위한 새로운 기술 (Aisotech Press 발표 2010 년 6 월 15 일) 또한 14 nm 생성 지느러미 페트현재 변형에서주요 요인 이해 (AIST : 14 nm Generation 3D 트랜지스터의), 그 이후로 그들은 FIN의 특성의 변화를 줄이기 위해 연구 및 개발을 계속했습니다
이 연구 및 개발은 새로운 에너지 및 산업 기술 개발 기관이 계약 한 "새로운 나노 전자 반도체 재료 및 새로운 구조화 된 나노 전자 전자 장치 기술 (2009-2001)의 개발의 일부로 수행되었습니다
트랜지스터의 소형화로 인해 나타나는 특성의 변화는 두 가지 범주로 광범위하게 나눌 수 있습니다꺼짐 전류 변형는 전류 변형으로 나타나며 통합 회로 성능에 부정적인 영향을 미칩니다 오프화물의 변화로 인해, 통합 회로 칩의 일부 트랜지스터의 오프 urrent는 설계 값에 비해 기하 급수적으로 증가하여 전체 칩의 대기 전력 소비를 크게 증가시킵니다 통합 회로의 작동 속도는 회로를 구성하는 가장 낮은 온전한 트랜지스터에 의해 제한되므로 회로의 작동 속도는 시대의 변화로 인해 설계 값보다 낮아집니다 즉, 트랜지스터의 소형화의 발전에도 불구하고, 작동 속도는 개선되지 않고 전력 소비가 증가하여 심각한 문제가 발생합니다
22 nm 생성 후 도입되기 시작한 핀 페트의 경우 특성 변화의 주요 요인은 게이트 전극작업 기능| 물리적 특성에는 변화가 있습니다 트랜지스터의 중요한 전기 특성입니다임계 값 전압바카라 필승법 게이트 전극 재료의 작업 기능에 의해 결정됩니다 일반적으로 사용되는 바카라 필승법 게이트 전극 재료는Polycrystalline구조에서 작업 함수는 각 개별 결정 곡물의 각 인터페이스 (입자 경계)마다 다르므로 임계 전압의 변화가 발생합니다 (그림 2)
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| 그림 2 핀 FET 임계 값 변동의 주요 요인 |
따라서, 일반적인 다결정 바카라 필승법 (예 : 티타늄 질화물 주석) 대신, 입자 경계가없는 비정질 바카라 필승법 물질 (Tantalum Silicon Nitride tasin)이 게이트 전극 재료로서 사용되어 전기 특성의 변화를 비교 하였다 무화과 3은 이번에 개발 된 비정질 테신 바카라 필승법 게이트 전극과 핀 단면의 전자 현미경 이미지와 종래의 다결정 주석 바카라 필승법 게이트 전극 사이의 비교를 보여준다 비정질 태진 바카라 필승법 게이트 전극은 핀 채널의 측벽에 균질하게 형성되며, 주석 전극과 같은 변이를 유발하는 입자 경계는 관찰되지 않습니다 또한, 주석 전극은 결정 구조를 반영하는주기적이고 개별 스팟 패턴의 전자 회절을 관찰하지만, 타신 전극은 주기성이 없음을 나타내는 흐릿한 고리 모양의 전자 회절 패턴을 관찰하여 비정상적인 타신 바카라 필승법 게이트 전극이 핀 채널에 올바르게 형성됨을 나타낸다는 것을 나타낸다
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| 그림 3 비정질 테이신 바카라 필승법 게이트 핀 FET의 비교와 현재의 기존의 다결정 주석 바카라 필승법 게이트 핀 FET |
제조 된 핀 FET의 경우, 다양한 설계 치수의 요소의 전기적 특성 변화 중, 임계 값 전압의 변화 및 임계 값 전압의 변화transconductance변형의 두 가지 변형에 대한 분석이 수행되었습니다 그림 4는 측정 된 임계 값 전압 변동을 보여줍니다Pelgrom플롯플롯의 기울기가 작을수록 특성 변화가 작습니다 비정질 테이신 바카라 필승법 게이트를 사용함으로써, 임계 값 변동은 다결정 바카라 필승법 게이트와 비교하여 현저하게 감소 될 수 있으며, 이전에보고 된 핀 FET 값의 최소값 (134 mV µm) 이 값은 15 nm 생성 SRAM의 정상 작동에 필요한 값을 충족합니다 (그림 1의 오른쪽) 즉,이 기술은 트랜지스터 소형화와 관련된 임계 값 변형의 표현을 억제하는 기술의 획기적인 정보를 제공합니다
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| 그림 4Pelgrom음모에 의한 비정질 테이신과 기존의 다결정 주석 바카라 필승법 게이트 사이의 임계 전압 변동 비교 |
그림 5는 게이트 길이 100 nm 및 50 nm의 트랜스 컨덕턴스 변화의 비교를 보여줍니다 임계 값 전압의 변화와 유사하게, 게이트 길이의 감소로 인해 트랜스 컨덕턴스의 변화가 증가하지만, 비정질 바카라 필승법 게이트 전극의 도입은 변화의 증가를 크게 억제 할 수있다 트랜스 컨덕턴스 변화는 14 nm 생성의 트랜지스터의 전류 변화의 주요 요인으로 명백하므로, 비정질 바카라 필승법 게이트 전극을 사용하는 핀 페트는 14 nm 생성 및 이후의 전류 변화 문제를 해결하는 데 효과적인 것으로 간주됩니다 이는 SRAM과 같은 통합 회로의 수율을 줄이고 통합 회로의 성능을 개선하고 전력 소비를 줄이는 한계를 해결하는 문제로 이어지는 것으로 생각됩니다 이 기술은 장치 제조업체뿐만 아니라 반도체 제조 장비 제조업체, 재료 제조업체, 측정 및 평가 장비 제조업체에서도 사용할 수 있으며 기술 전송 및 협업을 염두에두고 연구가 촉진되고 있습니다
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| 그림 5 이시기에 개발 된 비정질 테이신 바카라 필승법 게이트에 의한 트랜스 컨덕턴스 변화 억제 효과 |
앞으로, 우리는 핀 페트를 사용하여 통합 회로를 제조하고 회로 수준에서 저전력 소비와 개선 된 수율을 보여주기를 목표로합니다