바카라 커뮤니티 (Nomaguchi Ari 회장) (이하 "AIST")NanoElectronics Research Division[연구 부장 Kanamaru Masatake] Silicon Nanode 장치 그룹 최고 연구원 Matsukawa Takashi와 Masahara Akiue 연구 그룹 책임자는 다음과 같습니다14 nm Generation3D 트랜지스터 (FINFET)현재 변형에서의 주요 요인을 명확히했습니다
트랜지스터의 전류 변동의 이유는임계 값 전압변형,기생충 저항변형,transconductance변형입니다 각 요인의 기여를 자세히 분석함으로써, 우리는 이제 트랜스 컨덕턴스 바카라 주소가 14 nm 생성의 핀 페트의 전류 변동의 주요 요인임을 밝혀 냈습니다 또한, 실리콘 업 똑바로 채널 (FIN 채널)의 높은 정밀 가공이 현재의 바카라 주소를 줄일 것으로 예측되었다 또한, 핀 채널 가공 방법이 제안되며, 이는 변동을 줄이는 데 효과적입니다 14 nm 세대 이후sram (정적 랜덤 액세스 메모리)와 같은 통합 회로에서, 허용 가능한 용량 이상의 현재 변형을 갖는 트랜지스터는 회로 작동의 문제를 초래하여 요소의 수율을 낮추고 이는 가장 큰 과제입니다 그러나이 결과는이 문제를 해결하는 데 기여할 것으로 예상됩니다
이 기술에 대한 자세한 내용은 2011 년 12 월 5 일부터 7 일까지 (현지 시간) 미국 워싱턴 DC에서 개최 될 국제 전자 장치 컨퍼런스 (2011 IEDM)에서 발표 될 예정입니다
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| 그림 1 : 3 차원 트랜지스터 (왼쪽)의 전류 변동 요인과 14 nm 생성 (오른쪽)의 바카라 주소 예측 |
지금까지 실리콘 통합 회로는 트랜지스터의 가장 작은 구조 단위를 소형화하여 고성능과 높은 통합을 달성했습니다 장치의 소형화는 또한 비용 절감으로 이어지기 때문에 고급 장치 개발을위한 치열한 경쟁이 계속되고 있습니다 그러나 2017 년 이후에 시장에 출시 될 것으로 예상되는 14 nm 생성 트랜지스터 기술로 인해 작은 크기로 인해 장치 간 특성 바카라 주소의 문제가 명백 해지고 제품이 상당히 감소 될 것이라는 우려가 있습니다 특히,시스템 LSI| 마이크로 프로세서 영역의 50% 이상을 차지하는 SRAM은 가장 작은 치수를 가진 많은 수의 트랜지스터를 사용하며 특성의 바카라 주소에 취약합니다 따라서 특성의 바카라 주소가 거의없는 미세한 트랜지스터의 개발에 대한 강한 수요가 있습니다
AIST는 3 차원 3 차원 구조를 가진 Fin Fets라는 새로운 구조적 트랜지스터에 대한 연구를 촉진하고 있습니다 또한, 전기 제어 요소 특성에 추가 된 터미널이 추가 된 4 개의 말단 지느러미 FET가 제안되었고, 2003 년에 회사는 금속 게이트 전극 재료의 물리적 특성에 대한 물리적 특성의 바카라 주소를 FIN FETS의 특성의 변이에 대한 요인으로 제안했으며, 2010 년에는 이러한 보완적인 금속 과정 (CMOS)을 제안했다2010 년 6 월 15 일에 AIST 언론의 애니메이션) 그 이후로, 그들은 FIN FET의 특성의 바카라 주소를 줄이기 위해 연구 개발을 계속 수행했습니다
이 연구 및 개발은 새로운 에너지 및 산업 기술 개발 조직 (NEDO)이 계약 한 "새로운 나노 전자 반도체 재료 및 새로운 구조화 된 나노 전자 장치 기술 (2009-2001)의 개발의 일환으로 수행되고 있습니다
그림 2는 측정 된 핀 페트의 전기적 특성의 바카라 주소를 보여줍니다 게이트 길이의 80 nm, 핀 두께 25 nm 및 48 개의 원소 인 핀 페트에 대한 변이를 평가 하였다 통합 회로 성능으로 직접적인 전류 변동의 주요 원인은 임계 전압의 바카라 주소입니다 임계 값 전압 변동의 기여는도 1의 왼쪽에 도시되어있다 2 그러나, 임계 값 전압 변동이 그림의 오른쪽에서 볼 수있는 바와 같이, 임계 전압 변동이 가축 전압의 차이와 ASBOCSA의 임계 값 전압의 차이와 정렬 되더라도 도 2에서, 상전 변동은 성전환 바카라 주소로 인해 발생한다
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| 그림 2 임계 값 전압 변동 및 전류 변동으로 이어지는 변형 변동 |
따라서, 전기 특성에 기초하여, 세 가지 매개 변수의 바카라 주소 : 임계 전압 변동, 기생 저항 바카라 주소 및 트랜스 컨덕턴스 변동이 평가되었다 세 매개 변수, 각각의 전류와의 상관 관계 및 장치 치수와의 상관 관계 사이의 상관 관계는 상세하게 분석되었으며, 전류 변동에 대한 세 가지 독립적 인 변동 요인의 기여율은 획득되었다 결과적으로, 게이트 절연 필름의 두께를 감소시킴으로써 임계 값 전압 바카라 주소의 기여는 감소 될 수 있지만 (2010 년 6 월 15 일 AIST에 의해 발표 됨), 기기의 소형화에 의해 트랜스 컨덕턴스의 바카라 주소가 감소하기가 어렵고, 장치의 추가 감소로, 중요한 요인으로서, 14 NM의 변형이 예측 된 것으로 예측되었다 전류 바카라 주소 (그림 3)
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| 그림 3 14 nm 생성 핀 페트 (왼쪽) 및 그 기여 (오른쪽)에서 전류 변동의 요인 |
또한, 기존의 처리 기술 (건식 에칭 기술)을 사용하여 핀 채널을 형성하고 AIST가 개발 한 Nanowet 에칭 기술을 사용하여 형성된 핀 채널을 형성하는 FET에 대해 트랜스 컨덕턴스 바카라 주소를 측정 하였다 그림 4에서 측정 된 트랜스 컨덕턴스의 바카라 주소와 관련하여Pelgrom플롯Pelgrom플롯은 트랜지스터 특성의 바카라 주소를 나타내는 지표로 널리 사용되며, 수평 축은 게이트 영역의 제곱근의 역수를 나타내는 수평 축과 트랜스 컨덕턴스의 바카라 주소 비율 (표준 편차/평균값)을 나타냅니다 플롯 틸트 agm게이트 크기 감소와 관련하여 바카라 주소가 증가하는 것입니다gm가 작을수록 특성 바카라 주소가 적습니다 Nanowet Etching 기술을 사용하는 실리콘 핀 채널의 정확한 가공은 성전환 바카라 주소를 감소시키는 것으로 밝혀졌습니다
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| 그림 4 트랜스 컨덕턴스 변동에 대한 평가 결과 |
그림 5는 NANOWET 에칭 기술을 사용하여 트랜스 컨덕턴스 바카라 주소를 줄이는 메커니즘을 보여줍니다 관찰 된 변동의 변동에 대한 요인에 대한 추가 분석,이동성변형이 주요 요인 인 것으로 밝혀졌습니다 이동성은 채널에 있습니다캐리어 산란 주파수일반적인 건식 에칭 기술에서, 지느러미의 불균일성은 핀의 측면에서 발생하여 저항의 거칠기를 반영합니다 또한, 가공 동안, 혈장은 핀 채널을 손상시키고 혈장에 의해 결함이있는 전하가 생성된다 이들은캐리어 산란역할을하지만 이동성을 줄이고 기존의 처리 기술은 요소들 사이의 산란 밀도 바카라 주소를 유발하여 이동성 바카라 주소를 초래합니다 반면, Nanowet Etching 기술을 사용하여 처리하면 핀 채널이 손상되지 않으며 핀의 측면이 매우 매끄 럽습니다 따라서, 산란의 밀도는 낮게 유지되며, 이에 의해 야기 된 트랜스 컨덕턴스의 바카라 주소와 바카라 주소의 바카라 주소가 억제된다고 생각된다
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| 그림 5 Nanowet Etching 기술을 사용하여 트랜스 컨덕턴스 변동 감소 메커니즘 |
그림 6은 14 nm 생성 핀 FET의 전류 바카라 주소와 각 요인의 기여를 예측하는 결과를 보여줍니다 기존의 건식 에칭 기술을 사용하여 핀 채널을 제작할 때, 트랜스 컨덕턴스의 바카라 주소가 주요 요인이어서 큰 전류 바카라 주소를 초래합니다 그러나, 핀 채널이 Nanowet 에칭 기술을 사용하여 높은 정확도로 가공 될 때, 성전도의 바카라 주소가 낮게 유지되고 전류의 바카라 주소가 감소되는 것으로 예측된다
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| 그림 6 14 nm 생성 FETS의 전류 변동에 대한 각 요인의 기여에 대한 예측 |
이 결과는 트랜지스터 특성의 바카라 주소에 대한 솔루션을 제시하며, 이는 14 nm 생성과 그 이상에서 점점 더 심각 해지고 있으며 SRAM과 같은 통합 회로의 수율을 낮추는 문제를 해결하는 데 기여할 수 있다고 생각됩니다
앞으로, 우리는 핀 페트를 사용하여 통합 회로를 제조하고 회로 수준에서 수율 개선을 보여 주려고합니다